可測及可靠系統實驗室(Testable And Reliable Systems Lab., TARS)建立於2011年2月，座落在中山大學電機工程學系(所)電資大樓七樓。主持人為謝東佑博士。至今已培育16位碩士生，目前現有2位博士班學生與9位碩士班學生正在攻讀博士與碩士學位。

研究團隊主要研究方向為可提升數位積體電路之良率與可靠度之電路設計、測試與設計自動化技術之研發。目前我們最主要之研究成果為(1)支援容誤 (error-tolerance)之相關電路設計與測試方法開發及(2)支援效能下降容忍 (performance degradation tolerance) 之相關電路設計與測試方法開發。容誤及效能下降容忍可較傳統容錯方法以更低成本更加提升電路之穩定度，極可能取代傳統容錯方法，其特別適用於處理器與多媒體電路等當今驅動IC產業發展之動力來源。針對這兩項主題，我們已開發出數項嶄新測試方法，可測試性設計及相關自動化技術，這些成果也發表於VLSI測試領域中相當知名之國際期刊及會議，包含IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems、IEEE Transactions on VLSI Systems、International Test Conference in Asia (ITC-Asia)、International On-Line Testing Symposium (IOLTS)、European Test Symposium (ETS)、Asian Test Symposium (ATS)、 International Symposium on VLSI Design, Automation and Test (VLSI-DAT)等。

我們研究團隊的核心精神如同實驗室名稱所示，為?quot;踏實?quot; 做研究，腳踏實地，築夢踏實，把做好研究的每一步驟做好做穩，以求最後能有優秀研究成果。研究團隊成員間也感情融洽、互相扶持，大家一起成長、學習，也一起體會做研究的甘苦。