實驗室研究方向
多媒體電路為現今IC工業之主要驅動動力之一，在目前的電子產品如手機、電腦、數位電視中佔有愈來愈重要的地位。如何在製程缺陷、製程參數漂移(process variation)、電子元件之量子效應(quantum effects)以及外界干擾等種種因素影響下確保多媒體電路之良率以及運作時的穩定度及產品使用壽命 (lifetime)對提升多媒體產品的競爭力來說相當重要。容誤(error-tolerance)為一革命性之嶄新觀念，不僅可辨識完全無缺陷之待測電路，更致力於辨識當中雖有缺陷但在應用上仍可接受之部分，因此可提供一低成本但高效率之良率提升方案。此觀念對多媒體電路特別具吸引力，此乃因人類的感官系統對於變動不大之影像、聲音等訊號極不敏感，因此對一些在製造或使用過程中稍有瑕疵之晶片，極可能根本無法察覺其所表現出來的行為與正確結果的差異。藉由將這些電路依照其效能之可接受度進行適當分級，並繼續使用於不同的應用當中，將可大幅提升可用產品之數量，提供一極吸引人之良率過低問題解決方案。在容誤觀念下，如何有效率地評估待測多媒體電路輸出結果的品質為一極待解決之問題。常見的品質評估參數例如峰值訊噪比 (Peak Signal to Noise Ratio, PSNR)的獲取可能相當耗時，造成測試時間過久且成本過高。另一方面，針對測試過後判定無法接受的電路，我們的研究成果顯示可利用一些在多媒體訊號處理領域已發展的雜訊消除或品質提升方法來降低這些電路所產生錯誤的嚴重度，使這些電路變得可以接受而可更加提升這些產品的良率及可靠度。
本研究將徹底探討多媒體電路，包含影像、視訊及音訊訊號處理電路，之高效率測試及錯誤消除方法與其硬體平台設計與實現，希望能帶動我國在此領域之研究。計畫之成果不僅可提供國內學術界許多研究方向加以拓展，將來亦可技術轉移給業界公司增加國內廠商在市場上之競爭力。
本研究以常見之影像、視訊及音訊處理電路為研究對象，例如JPEG 2000, H.264, MP3，主要研究內容列舉如下：
1. 影像處理、視訊處理及音訊處理電路輸出結果品質之評估。
2. 高效率影像處理、視訊處理及音訊處理電路測試方法之開發。
3. 影像處理、視訊處理及音訊處理電路產品分級方法之開發。
4. 影像處理、視訊處理及音訊處理電路因製程缺陷、製程參數飄移及外界干擾如軟性錯誤所產生之有錯影像、視訊及音訊特徵分析。
5. 分析自動化軟體之發展。
6. 可高效率消除影像處理、視訊處理及音訊處理電路運算錯誤之技術開發。
7. 可支援產品分級之測試平台建置與開發
8. 可高效率消除錯誤之硬體電路開發及平台建置
9. 設計自動化軟體之發展。
本研究主要目的為開發適用於處理器及多媒體電路之低成本高效率即時錯誤偵測(on-line error detection)技術與其在錯誤診斷(error diagnosis)上之應用，著重在錯誤偵測準確度與診斷精確度之提升，與所需運算時間及硬體成本之最小化。隨著製程技術的微縮，電路愈來愈容易遭受到外界環境的干擾。另一方面，電路的老化效應也極可能使電路運算發生錯誤。本計畫所開發之即時錯誤偵測方法開發主要著眼於評估系統的穩定度，及其在處理器及多媒體電路上之應用，將可使用於現今已逐漸成為科技發展趨勢之物聯網與車用電子相關系統，具有廣大應用。這類系統之重要需求之一是需要高度的穩定度及長久的壽命，而容錯技術對於這些系統也預期將成為必要選項。容錯技術中相當關鍵的步驟為錯誤的即時偵測，而本研究所開發之方法將可提供一極吸引人之解決方案。更且，本研究所開發之方法也極適用於錯誤診斷上，提供錯誤發生地點資訊，以方便遮蔽或修復錯誤，大幅延長電路以至於整體系統之使用壽命。
另一方面，本計畫所開發之方法也可應用於系統層級測試，提升出貨產品品質，解決晶片雖已通過測試但仍發生客戶退貨問題。此類問題最複雜之處在於找出問題發生原因，既有可能是軟體或是硬體問題，也有可能是電路操作環境及方式問題。因此通常須執行一冗長且極耗成本之功能測試流程。當中找出問題發生原因更是極為棘手之挑戰。本研究所開發之方法可在目標電路進行系統層級測試同時回報錯誤發生與否以及錯誤發生地點，將可大幅縮短系統偵錯所需時間。
奈米電路世代由於電路尺寸縮小，晶片對於製造缺陷或是使用時所遭受之外界干擾將變得相當敏感，使晶片之良率及穩定度可能產生劇烈下降。處理器設計為許多系統中關鍵元件之一，其良率及穩定度對於確保這些系統之品質相當重要。本研究主要目的是針對處理器設計研發可支援效能下降容忍(performance degradation tolerance)之電路分析及設計技術以有效率地提升晶片之良率及穩定度。效能下降容忍為一革命性之嶄新觀念，不僅可區分待測電路中完全無缺陷之部分，更致力於辨識當中雖含有faults 但仍可產生正確運算結果，只是效能稍微下降之電路。藉由將這些電路依照其效能之可接受度進行適當分級，並繼續使用於不同的應用當中，將可大幅提升可用產品之數量，提供一極吸引人之良率過低問題解決方案。更且，藉由仔細分析fault 所導致之效能下降幅度，我們可更積極地只針對易受影響之部分電路進行重新設計，以極低成本大幅減低fault 之嚴重性因而可提升晶片系統之穩定度及產品壽命(lifetime)。
效能下降容忍相當適用於許多專門用來提升系統效能的電路，例如處理器中的分支預測器(branch predictor)。 Faults 雖然可能使這些電路本身產生錯誤運算結果，但這些電路通常具備了錯誤恢復機制(error resilience)，使得整體系統功能並不因此受到任何影響，僅可能造成有限的系統效能下降，例如使每個時脈週期所能執行的指令數減少。
本研究主要針對高效能處理器中常用來提升效能的電路，包含分支預測器(branch predictor)、快取記憶體(cache)及資料與指令位址推測電路(data and instruction speculation)進行實現、fault造成之效能下降幅度分析及重新設計，研究內容分述如下:
分支預測器:
1. 分支預測器(Branch predictor)之實現。
2. Fault所導致之效能下降分析自動化。
3. 分支方向預測器 (branch direction predictor)所含fault造成之效能下降幅度分析。
4. 分支目標緩衝器 (branch target buffer) 所含fault造成之效能下降幅度分析。
5. 可支援效能下降容忍之分支預測器設計。
6. 分析及設計自動化軟體開發。
快取記憶體:
1. 可支援效能下降容忍之快取記憶體設計。
2. 效能下降容忍有效性分析。
3. 分析及設計自動化軟體開發。
資料及指令位址推測機制:
1. 資料及指令位址推測機制探討與實現。
2. 效能下降容忍有效性分析。
3. 系統化效能下降容忍應用方法發展。
4. 良率及穩定度提升幅度分析方法。
5. 分析及設計自動化軟體開發。
